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패키징은 반도체 칩이 다른 부품과 매끄럽게 연결될 수 있도록 일종의 포장하는 작업이다. 시스템인패키지 기술은 패키지 작업 중 전기 연결을 위해 덧붙여야 했던 PCB과 와이어본딩을 배제한 점이 특징이다.
기존 시스템인패키지에서 사용하던 PCB대신 웨이퍼레벨패키지(WLP)와 패널레벨패키지(PLP) 기반의 RDL(Redistributed Layers, 재배선) 공정으로 미세패턴을 구현한다. 이를 통해 기존보다 반도체 칩의 크기를 30%이상, 두께는 60%이상 줄일 수 있다.
패키징 개발 기간도 PCB를 사용했을 때와 비교해 50% 이상 단축 가능하다. 네패스는 현재 시스템인패키지 기술의 자체 신뢰성 테스트를 마치고 고객에 샘플을 제출해 평가 중에 있다고 밝혔다.
김태훈 네패스 사장(최고마케팅 책임자, CMO)은 “패널레벨패키지와 시스템인패키지 기술은 현재 가속화되고 있는 반도체와 부품의 고집적화 이슈에 새로운 해결 방안을 제시할 수 있는 첨단 패키징 기술”이라며 “최근 문제가 되고 있는 반도체 기판의 공급난 해소에도 도움이 될 수 있다”고 전했다.
